芯片是35項卡脖子技術之一。華為、阿里、百度紛紛推出自研芯片。在國家的扶持和資本的推動下，大陸芯片企業遍地開花。一時之間，仿佛所有廠商都宣布要做芯片；大廠都在做，小廠也要做。

目前臺積電7nm訂單充足。業界估算其累積投資達250-300億美元，月產能約為100000片，一統7nm江湖，臺積電預計其將貢獻30%收入。

6nm制程將按照計劃于年底實現量產，比7nm加強版多了1層EUV（極紫外光刻）光罩層。

5nm也已準備好下半年進行量產。相比前輩們，5nm制程增加了更多EUV光罩層，下半年開始進入量產，預期收益將占總收入的10%。業界估算其投資達250億美元，月產能50000片，后續將擴充至70000-80000片。

更重要的是，3nm也完全沒有因疫情而延緩的意思。根據gizmochina報道，今年建廠、明年試產，2022年下半年量產。業界估算其投資約為200億美元。

縱觀全球半導體制程玩家，目前僅剩三足鼎立：英特爾、三星和臺積電。而其中真正卯著勁在攻堅3nm的，其實只有三星和臺積電兩家而已。從市場份額來看，臺積電暫時領先。

3nm受到重視，2nm任重道遠，1nm遙遙無期

業界希望從3nm開始，從當今的finFET晶體管過渡到全能門FET。在2nm甚至更高的制程下，業界正在研究當前和新版本的全能門晶體管。

2nm節點及更高節點的工作進展順利，但挑戰眾多，不確定性也越來越高。

3nm和2nm技術已經定于2022年和2024年推出，而1nm及更先進制程工藝仍在研發中，離商用依舊遙遠。

為什么從5nm到3nm，以及再往后難度陡增？這里我們要簡單回顧一下制程的知識。

以10nm制程為例，是指在芯片中線最小可以做到14nm的尺寸。下圖為傳統晶體管的結構，為了減少能耗，我們要想辦法縮小晶體管尺寸。

晶體管的工作原理，通電1斷電0，就能實現計算機的運算。Gate端施加電壓，電流就會從Drain端到Source端。

縮減元器件之間的距離之后，晶體管之間的電容也會更低，電容低了就能頻繁開關而且能耗會變小，芯片才可以在速度更快的同時，做到更加省電，而且縮短距離后，相同的面積上可以放置更多的晶體管。所以芯片廠都在盡可能的降低芯片制程。

原子的大小大約為0.1nm，10nm工藝就要保證一條線只有不到100個原子，一個原子出問題，整個產品就報廢了，產品的良率會打折扣。

finFET能力探底，新技術散熱問題沒有解決

晶體管是芯片中的關鍵構建模塊之一，可在設備中提供開關功能。市場預測5nm的命運可能步10nm后塵，成為從6nm到3nm的過渡。

隨著芯片轉向3nm及更先進的制程，finFET能力已經探底，部分代工廠希望在2022年遷移到稱為納米片FET的下一代晶體管。納米片FET屬于所謂的gate-all-around FET。

納米片FET是finFET的擴展。它的側面是finFET，柵極包裹著它。納米片將出現在3nm處，并可能延伸至2nm甚至1nm。

還有其他gate-all-around類別，例如，Imec正在開發2nm的forksheet FET、Complementary FET (CFET）。

在forksheet FET中，nFET和pFET都集成在同一結構中，具有42nm的接觸柵間距（CPP）和16nm的金屬間距，允許更緊密的n到p間距并減少面積縮放。

CFET由兩個單獨的納米線FET（p型和n型）組成。Imec的董事介紹，CFET通過“折疊”pFET器件上的nFET將電池有效面積減小了兩倍，但是散熱成了問題。

光刻技術是在芯片上構圖微細圖形的技術，有助于實現芯片縮放。但是在5nm工藝下，當前的基于光學的193nm光刻掃描儀已經盡力了。

在3nm及以上的工藝中，芯片制造商可能需要一種稱為高數值孔徑EUV（high-NA EUV）的EUV光刻新技術。芯片商希望這種既復雜又昂貴的技術能夠在2023年研制成功。

從原子層蝕刻到新一代分子水平加工

當今的芯片是使用各種原子級處理工具生產的。一種稱為原子層沉積（ALD）的技術可一次將材料沉積一層。

原子層蝕刻（ALE）是一項相關技術，可以原子級去除目標材料。ALD和ALE均用于邏輯和存儲器。

區域選擇沉積是一種先進的自對準構圖技術，從理論上講，選擇性沉積可用于在金屬上沉積金屬，在器件上的電介質上沉積電介質。

目前適用于3nm及以上工藝中的ALD和ALE高級版仍在研發中。

即將出現的另一項技術是分子層蝕刻（MLE），是有機/無機雜化材料的延伸。對于半導體行業來說，它提供了一種方法來進行各向同性的材料還原，這些材料可以用作光刻的掩模。

計量學也面臨一些挑戰。如今，芯片制造商使用各種系統（例如CD-SEM，光學CD等）來測量結構。CD-SEM進行自上而下的測量。光學CD系統使用偏振光來表征結構。

但是，基于晶圓廠的CD-SAXS的問題在于X射線源有限且速度慢，這會影響吞吐量，而且成本可能要貴5倍或10倍。

縮放成本昂貴性能優勢減少，芯片封裝帶來希望

IC縮放是推進設計的傳統方法，它依賴于縮小每個節點上的不同芯片功能并將它們封裝到單片式芯片中。但是對于許多人來說，IC縮放變得太昂貴了，并且每個節點的性能和功耗優勢都在減少。

這促使封裝廠和鑄造廠通過改善設備之間的連接，并提高封裝本身的密度來進一步提高已封裝設備的速度。

臺積電（TSMC）努力將小芯片嵌入在線前端（FEOL）的封裝中就是一個很好的例子。代工廠計劃將先進的混合鍵合技術用于所謂的集成芯片系統（SoIC）。

這將比使用硅中介層將芯片連接在一起要快得多。

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上篇文章近10w閱讀量，我再補充一些內容

7納米實際上已經做到了。如果想進一步縮小尺寸，進步的空間并不大。因此在7納米之后，如果我們想提高計算技術的性能必須從兩個方面下手：一是熱管理，二是能源密度。熱量和能源問題是巨大的設計難題，也是“設備殺手”。它們對創新至關重要，由于尺寸受到限制，熱量和能源問題束手束腳，所以我們基本上只能維持現狀。

第一步：減少熱量

要讓計算性能飛速提升，我們必須強化熱量管理技術。打個比方：要讓汽車跑得更快，我們需要安裝更強大的引擎，裝備更好的輪胎;但目前的問題在于，如果讓引擎更強大，輪胎會爆胎。

熱問題已經阻擋了某些計算機技術的進步，比如堆疊(stacking)，這種設計方案將計算機組件堆疊起來，比如處理器、內存、電源。采用堆疊設計，機器內部命令、電能移動的距離就會縮短，節省能源，提升處理速度。

雖然堆疊組件可以讓計算機更快，但是生成的熱量比分離更多。組件靠得太近為工程師帶來挑戰，他們要讓設備在安全可行的溫度下運行。正因如此，高通和英特爾已經拋棄了堆疊概念。英特爾組裝和測試開發技術主管巴巴克?沙比(Babak Sabi)說：“從邏輯上講，沒有人能夠真正將內存堆疊，除非有人可以拿出熱解決方案……我不認為有人會使用堆疊技術。”

老式散熱技術依賴于銅管和鋁管，用墊片導熱。但金屬管和墊片太笨重了，裝在筆記本、行動電話、汽車中效率不高。另外，老散熱系統太堅硬，不夠靈活，結果成為了設計的“噩夢”：你必須用銅墊片設計苗條性感的智能行動電話。

熱技術阻礙了計算機整體性能的提升，但是技術正在快速進步，這是一個好消息。以后的熱解決方案包括了凝膠、糊狀物、新型柔性纖維，拋棄那些笨重堅固的材料。例如，NASA正在測試新散熱材料，這種材料很輕很柔軟，跟天鵝絨很相似。

第二步：增加能源密度

如果說熱問題讓摩爾定律“蹣跚前進”，那么能源密度問題則將摩爾定律變成了“跛子”。

所謂能源密度，就是說我們可以在特定空間內存儲多少能源。能源密度越高，相同尺寸的電池就可以提供更多的電能。我們可以用賽車類比，如果說計算機處理器就是引擎，熱管理是輪胎，那么能量密度就是燃油。

計算機及其它電子產品越來越快，越來越強，我們需要在更小的空間存儲更多的能源，可惜電池技術進步緩慢。三星Note 7告訴我們：一面我們希望電池能夠提供更多的電能，另一方面又要遵守嚴格的設計規范，二者必須平衡，如果平衡稍稍打破就會變成災難。

能量密度問題成為一只攔路虎，影響了下一代計算產品的發展，比如機器人、無人機、太空探索設備、電子設備。在這些領域能量密度決定一切。對于消費者來說，由于能量密度沒有大幅增加，所以我們會覺得行動電話電池不夠用。

問題還不只這么簡單，能量密度與熱量管理問題是相互關聯的。存儲能源，充電，抽取電能，全都會產生熱量。每一次當工程師在某方面取得進步，另一方面又會失常，導致問題變得更復雜。

未來的芯片技術

前路并非一片黑暗。我們應該保持樂觀，相信科學家、工程師會在熱量管理、能源密度方面取得突破。我之所以有信心，主要是因為克服技術、工程、設計問題是消費者渴望的。消費者想要更好的電池，它可以使用更長的時間，不讓筆記本太熱，消費者認為輕薄比強大的處理能力更重要。如果能夠正確解決熱量和能源密度問題，經濟回報無疑是巨大的。

之所以樂觀還有一個原因：當我們在熱量、能源技術上前進一步，就會在其它地方取得相應的進步。如果真的做到了，新產品和新技術會變得更快，它們既可以保證摩爾定律繼續有效，甚至還可以摧毀摩爾定律。技術的進步不是線性的，但最終它會帶來更加激動人心的好消息。

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